东芝公司和索尼株式会社两家公司日前在全世界率先完成了SoC（System on Chip）用65nm级DRAM混载CMOS技术的开发。
在当今的宽带时代，包括动态图像等在内，数据通信的容量正在迅速扩大，要求LSI（大规模集成电路）必须能够对更大量的数据进行更快捷的处理，为此迫切需要解决能在一块芯片上同时容纳高性能微处理器和大容量存储的下一代关键技术。
由东芝和索尼两家公司共同开发的"65nm级系统LSI技术"集世界上转换速度最快的高性能器件、世界上体积最小的混载DRAM元件和世界上体积最小的混载SRAM元件这3项要素于一身，率先确立了在一块芯片上同时容纳高性能微处理器和大容量存储的技术。
今年12月9日，国际电子设计会议（IEDM）即将在美国旧金山市召开。届时，东芝和索尼两家公司将继去年共同发表的90nm级LSI技术之后，再度联手推出有关65nm级LSI技术的论文，论文的名称为《65nmCMOS Technology (CMOS5) with High Density Embedded Memories for Broadband MicroprocessorApplications》。
开发的背景
自人类社会在上个世纪90年代后期进入网络时代之后，信息量和通信速度都有了突飞猛进的发展。与此同时LSI在单位时间内能够处理的数据量也在急剧地扩大。 面对急剧增加的数据量，为了提高数据处理的速度，人们开始对在一块芯片上同时兼容高性能微处理器和大容量存储的技术有了越来越迫切的要求。
东芝是目前世界上唯一一家掌握90nm级DRAM混载系统LSI批量生产技术的公司。此次通过与索尼的共同开发，进一步加快了这一技术的微型化进程，并由此而确立了兼容高速处理器件和混载存储的先进技术。
开发的概要
65nm级系统LSI技术当中主要包括以下4个方面的技术：
- 栅长30nm的高性能晶体管
在微型化不断发展的时代，随着栅极氧化膜越来越薄的发展趋势，如何抑制洩漏电流增加成为了一个亟待解决的课题。在氧化膜技术方面，通过等离子体硝化技术的最适化，使以往的SiO2膜的洩漏电流减少了1.5位，从而使EOT实现了厚度仅为1.0nm的超薄氧化膜。
另外，为了实现入/排浅结合的最适合化，本项技术首先采用了NiSi作为硅化物，其次又采用了超低加速离子注入作为杂质的离子注入，第三是在杂质活性化方面采用了低温峰值RTA，第四是引进了补偿间隔（offsetspacer）等项技术，通过这些技术的运用使得100nA/um状态下断电流的开关切换速度达到了NMOSFET的0.72psec和PMOSFER的1.41psec，在此前曾经发表过的论文当中均属于最高值。
除此之外，本项技术还缩短了晶体管栅电极的频道（channel）长度，在模型形成上除采用原有的ArFScanner平版印刷技术之外，还采用了能够提高模型清晰度的雷宾逊技术和能使模型均匀变细的加工技术，最终使得栅极实现了批量生产技术所能达到的30nm的世界最小长度。
- 混载DRAM元件
要想在宽带上高速处理数据，必须具备能在一块芯片上与微处理器混合搭载的大容量存储器。目前只有DRAM存储器能够做到大容量混载。而能够与高性能微处理器混载的存储器更是仅有采用深槽式电容器结构的"沟槽式DRAM"一种。
从0.25mm级开始，迄今为止东芝已经提供了4代高性能微处理器与沟槽式DRAM的混载技术，是目前全世界唯一一家拥有90nm级DRAM混载产品生产技术的半导体供 应商。此次与索尼公司合作，将这一级别的混载用DRAM存储器进一步细化到了目前世界上最微小的0.11mm2，从而使搭载在同一芯片系统中的存储容量达到了256兆比特以上。
- 混载SRAM元件
在用于SoC的情况下，一般很少搭载兆比特以上的大容量SRAM，但在作为处理数据的暂存器使用时，存储元件的微型化就显得尤为重要。东芝和索尼在进行线状 加工时采用了曾用于晶体管栅电极模型化的雷宾逊技术，并且通过这种线状栅电极中的2重转抄工艺和素子分离工艺的最佳配比，使得65nm级的存储元件达到了0.6mm2这一目前世界上最小的面积。
- 多层配线技术
要想提高系统的集成度就必须缩小芯片的面积，而能否缩小处于最下层的1stMetal芯片的面积是制约整个芯片面积的关键。与加工晶体管栅电极所用的平版印刷工艺同样，东芝和索尼采用了现有的ArF Scanner技术加快了开发的速度，结果使芯片面积缩小到了180nm级的水平，仅相当于90nm级芯片的75%。
